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16 LFB PLL 回路滤波器
17 VDDD 数字电源电压
18 VSSD 数字地
19 TSUPP 测试电路电源电压（正常工作时连接到VSS ）
20 SCAN 扫描测试输入（正常工作时连接到VSS ）
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第3 章 射频收发器芯片原理与应用电路设计 ·207 ·
续表
引脚 符号 功 能
21 OPT （正常工作时连接到VSS ）
22 TMOD＇0＇ （正常工作时连接到VSS ）
23 TMOD＇1＇ （正常工作时连接到VSS ）
24 VSSA 回路滤波器地
25 XTA 晶振/外部时钟输入
26 VSSA 回路滤波器地
27 XTB 基准晶振
28 VDDA 回路滤波器电源电压
29 QAMP Q 低通滤波器输出
30 IAMP I 低通滤波器输出
31 TMOD＇2＇ （正常工作时连接到VSS ）
32 TMOD＇3＇ （正常工作时连接到VSS ）
33 TIBIAS （正常工作时连接到VSS ）
34 VDD 回路滤波器数字电源电压
35 SO 配置寄存器串行输出
36 SI 配置寄存器串行输入
37 SCK 配置寄存器串行时钟
38 CLKOUT 在基准频率上的时钟输出（分频比4 、8、16、32 ）
39 VSS 回路滤波器数字地
40 DCLK 恢复接收数据时钟
41 DATAOUT 接收数据
42 DATAIN 发射数据
43 PATTERN 模式识别输出
44 MODE（2） 发射/接收/待机/睡眠模式选择
3。5。4 内部结构与工作原理
XE1202 的内部结构方框图如图3。5。2 所示。
由图3。5。2 可见，XE1202 主要由接收、发射、本振以及3 线总线接口等四个部分组成。
XE1202 的接收部分由低噪声放大器（LNA ）、下变频器、自激消除模块、基带滤波器以及位
同步器等部分组成。LNA 提供的低噪声增益可通过外部电路（分立元件）进行调节，该外部
电路由输出LC 谐振回路和RF 输入LC 匹配网络组成；下变频器具有90 °相移电路和2 个
合成器及通道（I/Q ），完成零中频接收器的直接下变频；自激消除模块则对DC 和低频输出
信号进行50dB 衰减，避免本振上的自激振荡；基带滤波器由两个级连的Sallen&key 低通滤
波器组成，每级有 10dB 的增益，可实现具有30kHz 截止频率的Butterworth 低通滤波，AC
耦合（截止频率为64kHz ）可以避免偏移量的增加，并可衰减1/f 的噪声；位同步器是一个可
被 ALU 控制的数字 PLL ，为系统提供同步数据时钟。为了提高性能，可根据所需的数据速
率，通过3 线总线对位同步器进行编程设计。
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·208 · 射频集成电路芯片原理与应用电路设计
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第3 章 射频收发器芯片原理与应用电路设计 ·209 ·
XE1202 的发射部分由DDS 调制器、单边带上变频器及功率放大器组成。FSK 偏频可直
接通过数字合成器（DDS ）来实现，所以XE1202 的FSK 偏频相当精确，并可以通过3 线总
线进行调节。I 和Q 基带可经过抗干扰滤波器后，直接上变频到UHF 频段。DDS 调制器由
数字和模拟两个模块构成。在数字模块中，内部时钟设在2MHz ，由DDS 将数据位流转换成
正、余弦信号。当相位累加位为7 位时，频偏最小的步进频率（每位）为3。9kHz，偏频差（FSK ）
的可编程调节范围为0～127 （7 位），因此，理论上频偏的范围为295kHz 。开机时，频偏值
为32 （125kHz）。当Data 为0 时，f = f Lo…f dev ；Data 为1 时，f = f Lo＋f dev 。另外，也可以对调
解器的频率偏移进行调节，
f dev 必须满足：Filter BW （滤波器带宽）》 f dev》 Data rate 。DDS 模
块中的模拟模块（DDSA ）的任务是将正、余弦信号从DDS 转换成模拟的I 和Q 信号，该转
换通常由2 个8 位DAC 来完成。单边带上变频器用于完成从基带FSK 信号到UHF 频率的
频率转换。功率放大器为天线发射 FR 信号提供驱动，功率放大器不能直接驱动天线，需要
外部匹配网络。功率放大器的输出功率也是可编程的（4 级）。
XE1202 最主要的特点是可通过3 线总线接口来对FSK 频偏、时钟使能、RF 输出功率和
数据速率及其他辅助功能等进行设计编程。并可通过此接口和相关引脚来设置其接收、发射
和待机状态。3 线总线数据接口电路可在SC 的上升沿采集数据位。内部电路通过SC 的上升
沿采集数据位，内部电路通过对SC 的上升沿进行计数来检测输入数据的有效性。
发射电路中调制通过一个直接数字合成器实现，I 和Q 基带信号在数字模拟转换之前用
数字方法产生。通过直接数字合成的方法，FSK 的频偏是非常精确的。直接数字合成调制器
结构中包含一个数字时钟和一个模拟时钟，如图3。5。3 所示。
图3。5。3 直接数字合成调制器
直接数据合成器将比特数字流合成转换为正弦和余弦信号。系统内部时钟设定为2MHz 。
频偏的最小步进为：2。106/29=3。9kHz 。
频偏（移频键控）是可编程的，可在0～127 （7 位）之间进行调整，每一步相当于3。9kHz 。
理论范围是0～295kHz 。在加电之后，偏移值等于32（125kHz）。如果Data =0 则频率为f lo…f dev ；
如果Data=1 则频率为f lo＋f dev ，这7 比�