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我们需要计算的最后参数为M8 的体效应电导。用式 SB F 并假设Vout接
V =2。5V g =0。44mA / V
地使得 SB 8 ，这样就有 s 8 。
最后
Av1 =g m1 （rds 2 rds 4 ）=70。2V / V
Av1 =…g m 7 （rds 6 rds 7 ）=…102V / V
g m 8
A = =0。85V / V
v 3
G g g g g
＋ ＋ ＋ ＋
L m8 s 8 ds 8 ds 9
A A A =…6090V / V
这样，总增益等于 v1 v 2 v3 。这里需要再一次提到的是，这个结果是
一个粗略的近似并应该用SPICE检验。手算方法的好处是看增益是如何被不同的设计参数所
影响的。
…3
g m1 0。771×10
ω = = =154。2Mrad / s
ta …12
由gm1=0。771mA/V和式 Cc 5 ×10
143
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（ ）
f =ω / 2π =24。5MHz
这样，我们求得 ta ta
网表：
EX12 Buffered Op Amps
。option post=2 numdgt=7 tnom=27
。option brief
Vdd 1 0 dc 2。5
Vss 7 0 dc …2。5
M10 2 2 1 1 pmos w=25u l=1。6u
M11 3 2 1 1 pmos w=25u l=1。6u
M14 2 3 4 7 nmos w=25u l=1。6u
M12 3 3 5 7 nmos w=25u l=1。6u
M15 4 5 6 7 nmos w=100u l=1。6u
M13 5 5 7 7 nmos w=25u l=1。6u
rb 6 7 8k
M5 8 2 1 1 pmos w=300u l=1。6u
M1 10 9 8 1 pmos w=300u l=1。6u
M2 12 11 8 1 pmos w=300u l=1。6u
M3 10 10 7 7 nmos w=150u l=1。6u
M4 12 10 7 7 nmos w=150u l=1。6u
vin9 0 dc 0
vin＋ 11 0 dc 0 ac 1
M6 13 2 1 1 pmos w=300u l=1。6u
M8 1 13 14 7 nmos w=500u l=1。6u
M7 13 12 7 7 nmos w=300u l=1。6u
M9 14 12 7 7 nmos w=500u l=1。6u
cc 15 13 5pF
M16 15 3 12 7 nmos w=100u l=1。6u
。op
。ac dec 20 0。1k 100Meg
。print vdb（14）
。MODEL nmos NMOS LEVEL=3， TOX=1。8E…8， LD=0。08U，
＋UO=500， VMAX=2。0E5， PHI=0。6， GAMMA=0。5，
＋NSUB=2。5E16， VTO=0。7， NFS=8。2E11， CGSO=2。5E…10，
＋CGBO=2。5E…10， CJSW=2。5E…10， CGDO=2。5E…10， MJ=0。5，
＋CJ=2。5E…4， PB=0。9， IS=1。0E…16， JS=1。0E…4
144
…………………………………………………………Page 593……………………………………………………………
＋KF=600E…27 AF=0。8 NLEV=2 RS=600
＋RD=600 ETA=0。05 KAPPA=0。007 THETA=0。06
＋ACM=2 XJ=2。7E…7 DELTA=0。7
。MODEL pmos PMOS LEVEL=3， TOX=1。8E…8， LD=0。08U，
＋UO=165， VMAX=2。7E5， PHI=0。80， GAMMA=0。75，
＋NSUB=5。5E16， VTO=…0。7， NFS=7。6E11， CGSO=2。5E…10，
＋CGBO=2。75E…10， CJSW=3。4E…10， CGDO=2。5E…10， MJ=0。5，
＋CJ=3。7E…4， PB=0。8， IS=1。0E…16， JS=1。0E…4
＋KF=400E…27 AF=1。0 NLEV=2 RS=1200
＋RD=1200 ETA=0。12 KAPPA=1。5 THETA=0。135
＋ACM=2 XJ=2。3E…7 DELTA=0。3
。end
仿真结果：
频率曲线如上所示，其中我们可以看到，直流增益为 67dB（即 2240V/V）。运算放大器
的增益与手算结果不同，因为例子中晶体管输出阻抗值只是一个粗略的估计。显示的单位
增益频率为 25MHz，这与手算结果非常接近，因为这个计算并不依赖糟糕的模型变量。
145
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第四部分 集成电路版图设计
第 15 章 九天版图设计工具简介
15。1 引言
版图（Layout）包含了器件尺寸、各层拓扑定义等器件相关的物理信息数据，是集成
电路从设计走向制造的桥梁。集成电路制造厂家根据版图物理信息数据来制造掩膜。根据
复杂程度。不同工艺需要的一套掩膜可能有几层到十几层。一层掩膜对应于一种工艺制造
中的一道或数道工序。掩膜上的图形决定着芯片上器件或连接物理层的尺寸，因此版图上
的几何图形尺寸与芯片上物理层的尺寸直接相关。由于器件的物理特性和工艺的限制，芯
片上物理层的尺寸进而版图的设计必须遵守特定的规则。这些规则是各集成电路制造厂家
根据本身的工艺特点和技术水平而制定的，因此，不同的工艺就有不同的设计规则。设计
者只能根据厂家提供的设计规则来进行版图设计。
一般来讲，设计规则反映了性能和成品率之间可能是最好的折衷。规则越保守，能工
作的电路就越多（即成品率越高）；然而，规则越富有进取性，则电路性能改进的可能性也
越大，但这种改进可能是以牺牲成品率为代价的。
从设计的观点出发，设计规则可以分为三部分：
1）决定几何特征和图形几何尺寸的规定
这些规定保证各个图形彼此之间具有正确的关系。对设计人员来说，这方面的重要考
虑是：每层掩膜上的各个图形应该相接或者互相分开；不同掩膜上的各个图形应该套合或
者也保持互相分开，所有图形都应符合规定的要求。这些几何关系在确定诸如晶体管纵横
比或电容值等最坏情况设计参数方面也很重要。
2）确定掩膜制备和芯片制造中都需要的一组基本图形单元的强制性要求