按键盘上方向键 ← 或 → 可快速上下翻页，按键盘上的 Enter 键可回到本书目录页，按键盘上方向键 ↑ 可回到本页顶部！
————未阅读完？加入书签已便下次继续阅读！
基准振荡器频率和内部本机振荡器间的乘积系数为 64 ，如，f T=f LO=14。3359MHz ×
64=915MHz，若系统存在精确基准信号，第二种方法可有效降低系统成本，例如，使用受晶
振控制的微处理器的基准时钟。外部时钟输入信号应是交流耦合，其峰…峰值大约为 0。5V 。
具体所要求的基准频率的大小和系统发射频率有关。
（7 ）关闭功能
关闭功能由 SHUT 引脚的输入逻辑级控制，当VSHUT 为高电平时，器件进入低功耗待机
模式，消耗电流低于 1uA ，此引脚在芯片内部被拉到高电压上。若要激活接收器，引脚在外
部必须被拉到低电压上。
（8 ）I/O 端接口电路
MICRF005 不同的 I/O 端的接口电路如图 2。2。3～图 2。2。 ８所示，在所有输入和输出脚上
的ESD 保护二极管都未画出来。
① ANT 引脚
如图 2。2。3 ，ANT 端在内部通过 3PF 电容交流耦合到RF N 通道 MOSFET 管上，此端与
VSS 间的阻抗在低频时很高，随频率增加而减少。在 UHF 频率范围内，器件输入可被看做
是把 6。3 kOhm的电阻与2PF 的电容并联接到VSSORF 上。
图2。2。3 ANT 引脚
② CTH 引脚
CTH 引脚接口电路如图 2。2。4 所示，此 CTH 脚由大约偏置 10uA 的 P 通道 MOSFET 源
极电流驱动，门 TG1 和 TG2 把 6。9pF 电容隔离开，内部控制信号PH11/PH12 在方式上相近，
通过门的阻抗类似一个 100 kOhm的电阻。
…………………………………………………………Page 770……………………………………………………………
第2 章 射频接收器芯片原理与应用电路设计 ·99 ·
图2。2。4 CTH 引脚
③ CAGC 引脚
图2。2。5 是 CAGC 接口电路。CAGC 控制电压被认为是流入电容 CAGC 的集成电流。上
：
升电流标准值为 15uA ，衰减电流为 1。5uA ，这使得上升/衰减时间常数固定为 10 1，芯片内
RF/IF 信号增益随 CAGC 电压的减少而消失，上升/衰减比率可通过增加 CAGC 端与 VDD 间
的电阻来修改。推拉电流源在关闭模式时无用，这可通过维持 CAGC 的电压，提高占空比恢复
时间。为了更加改善占空比恢复时间，在 SHUT 脚断开后，推拉电流增加 45 倍，其恢复时
间约为 10ms。这使得在关闭模式时任何 CAGC 上的电压下降可迅速恢复。
图2。2。5 CAGC 引脚
④ DO 引脚
DO 引脚输出级如图 2。2。6 所示，输出为 10uA 推拉开关电流，能驱动 CMOS 负载，当驱
动高电容负载时，要使用外部缓冲驱动器。
图2。2。6 DO 引脚
…………………………………………………………Page 771……………………………………………………………
·100 · 射频集成电路芯片原理与应用电路设计
⑤ REFOSC 引脚
REFOSC 引脚输入电路图如图 2。2。7 所示，内部振荡器有 15PF 的电容，此输入端用来和
连接在此引脚与 VSS 引脚之间的标准陶瓷谐振器一起工作，当需要更精确的频率时，可使用
晶振。此引脚的标准直流电压值为 1。4V。
图2。2。7 REFOSC 引脚
⑥ SHUT 引脚
控制输入电路如图 2。2。8 所示，输入为一逻辑转换器，转换器由两对称 MOSFET 管（Q2，
Q3 ）构成。P 通道 MOSFET 管 Q1 通道长，主要功能是减弱上拉到 VDD 的电流，典型上拉
电流为5uA 。在VDD 间接阻抗为 1MOhm的电阻。
图2。2。8 SHUT 引脚
（9 ）发射器兼容性
通常与使用 SAW 或以晶振的发射器配套时，MICRF005 的性能是最好的，接收器基准
振荡器要求使用晶振。
（10）旁路电容
接到 VDD 端的电源旁路电容（见图 2。2。9 ）的连线应尽可能短，最好直接接到VSS 。
图2。2。9 旁路电容器连接方式
（11）数据抑制
在无信号时，数据输出端随机变化，一个简单的解决方法就是在 CTH 脚上采用一个小
…………………………………………………………Page 772……………………………………………………………
第2 章 射频接收器芯片原理与应用电路设计 ·101 ·
的补偿或抑制电压以使噪声不触发内部比较器，通常使用 20mV～30mV 的电压；也可以根据
需要的补偿级在 CTH 端与 VSS 端或 VDD 端接入几兆欧的电阻，由于 MICRF005 有接收器
AGC ，在内部比较器输入端的噪音总是一样的被 AGC 控制。抑制补偿要求不随因位置不同
而引起的本地噪声的改变而改变。
（12）AGC 构造
在 CAGC 端与 VDDBB 端或 VSSBB 端加一电阻与 AGC 电容并联，衰减…上升时间常数
比值就会变大。这样调整的值必须根据具体的应用来估计，通常设计为 10：1，的值对大多数
的应用已经足够了。
为使系统范围最大化，要把 AGC 控制电压纹波保持在低状态下，一旦控制电压达到静
态值，就选取低电压（峰…峰值）在 10mV 以下。一般，电容值至少要为0。47uF 。
（13）晶振选择
① 选择基准振荡器频率f T
对任何超外差接收器而言，内部 LO （本机振荡器）频率f LO 与接收的发射频率f TX 的差
与 IF 中心频率一致，可根据以下方程由给定的f TX 来算出大致的f LO
f TX
f f （2。2。1 ）
= ± 2。496
LO TX
915
f TX 和f LO 单位为 MHz ，注意任意一给定的f TX ，有两个f LO 值存在，其区别为“高端混频”和
“低端混频”，从可接受的f LO 两个值中选取一个后，使用下面方程计算基准振荡频率f T ：
f LO
f T = （2。2。2 ）